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　　本公开提供了一种半导体加工治具及半导体芯片的测试方法,半导体加工治具应用于半导体芯片测试过程,半导体加工治具包括治具本体,治具本体罩设于待测试芯片,待测试芯片的表面覆盖钝化层,治具本体设置多个预设开口,多个预设开口暴露出待测试芯片的多个测试区域,测试区域为待测试芯片上需要去除钝化层并用于测试的区域。本公开中,通过在治具本体上设置多个预设开口,当治具本体罩设于待测试芯片时,多个预设开口能够将待测试芯片上的测试区域暴露出来,便于后道工艺中仅去除待测试芯片上的测试区域并进行测试,提高测试效率和准确性。

　　1.一种半导体加工治具,应用于半导体芯片测试过程,其特征在于,所述半导体加工治具包括治具本体,所述治具本体罩设于待测试芯片,所述待测试芯片的表面覆盖钝化层,

　　所述治具本体设置多个预设开口,多个所述预设开口暴露出所述待测试芯片的多个测试区域,所述测试区域为所述待测试芯片上需要去除所述钝化层并用于测试的区域。

　　2.根据权利要求1所述的半导体加工治具,其特征在于,所述治具本体设置有多个遮挡部,所述遮挡部能够相对所述治具本体运动,以开启或封闭所述预设开口,

　　所述遮挡部开启所述预设开口时,所述预设开口暴露出所述测试区域,所述遮挡部封闭所述预设开口时,所述遮挡部遮挡所述测试区域。

　　3.根据权利要求2所述的半导体加工治具,其特征在于,所述遮挡部通过滑动组件与所述治具本体形成滑动连接,

　　所述滑动组件包括滑轨和滑块,所述滑轨和所述滑块两者之一设置于所述治具本体,两者另一设置于所述遮挡部。

　　4.根据权利要求2所述的半导体加工治具,其特征在于,所述遮挡部的背离所述治具本体的一侧设置纹理结构。

　　5.根据权利要求1所述的半导体加工治具,其特征在于,所述待测试芯片包括多个预设区域,每个所述预设区域包括所述测试区域和过孔区域,

　　所述过孔区域和所述测试区域在所述治具本体上的投影错开设置,所述治具本体覆盖所述过孔区域。

　　6.根据权利要求5所述的半导体加工治具,其特征在于,在第一方向上,所述预设开口的长度小于或等于所述测试区域的长度,

　　其中,所述第二方向与所述第一方向垂直,且所述第一方向和所述第二方向均垂直于所述待测试芯片的厚度方向。

　　7.根据权利要求6所述的半导体加工治具,其特征在于,在第一方向上,所述预设开口的长度与所述测试区域的长度的差值为19.5μm,20.5μm,

　　在第二方向上,所述预设开口的长度与所述测试区域的长度的差值为19.5μm,20.5μ

　　8.根据权利要求1所述的半导体加工治具,其特征在于,所述半导体加工治具还包括支撑部和连接部,

　　所述连接部设置于所述治具本体和所述支撑部之间,所述连接部连接所述治具本体和所述支撑部,

　　其中,所述治具本体和所述支撑部之间形成容置空间,所述待测试芯片置于所述容置空间中。

　　9.根据权利要求8所述的半导体加工治具,其特征在于,所述连接部的数量为三个时,三个所述连接部呈U型设置。

　　10.根据权利要求8所述的半导体加工治具,其特征在于,所述连接部的数量为两个时,两个所述连接部呈L型设置,以分别在第一方向和第二方向上对所述待测试芯片进行限位,

　　其中,所述第一方向和所述第二方向垂直,且均垂直于所述待测试芯片的厚度方向。

　　11.根据权利要求1所述的半导体加工治具,其特征在于,所述半导体加工治具的材料包括有机物材料。

　　将所述半导体加工治具罩设于所述待测试芯片,所述半导体加工治具的多个预设开口暴露出所述待测试芯片的多个测试区域,

　　13.根据权利要求12所述的半导体芯片的测试方法,其特征在于,提供待测试芯片和半导体加工治具,包括,

　　14.根据权利要求12所述的半导体芯片的测试方法,其特征在于,所述半导体加工治具设置有遮挡部,所述测试方法还包括,

　　控制所述遮挡部开启与所述待测试区域对应的所述预设开口,封闭与非待测试区域对应的所述预设开口。

　　15.根据权利要求12所述的半导体芯片的测试方法,其特征在于,所述测试方法还包括,

　　[0001]本公开涉及半导体技术领域,尤其涉及一种半导体加工治具及半导体芯片的测试方法。

　　[0002]在半导体芯片加工过程中,为保证半导体芯片的良率,通常需要对半导体芯片进行测试。

　　[0003]随着半导体工艺的发展,半导体芯片的过孔(Via)逐渐变小从而无法插入探针,焊垫(Pad)具有较大的可扎入面积,但是焊垫上通常形成有一层钝化层,探针无法直接扎入。从而探针无法可靠地扎入半导体芯片对半导体芯片加电测试,影响测试结果。

　　[0004]以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

　　[0006]本公开的第一方面,提供了一种半导体加工治具,应用于半导体芯片测试过程,所述半导体加工治具包括治具本体,所述治具本体罩设于待测试芯片,所述待测试芯片的表面覆盖钝化层,

　　[0007]所述治具本体设置多个预设开口,多个所述预设开口暴露出所述待测试芯片的多个测试区域,所述测试区域为所述待测试芯片上需要去除所述钝化层并用于测试的区域。

　　[0008]在一些实施例中,所述治具本体设置有多个遮挡部,所述遮挡部能够相对所述治具本体运动,以开启或封闭所述预设开口,

　　[0009] 所述遮挡部开启所述预设开口时,所述预设开口暴露出所述测试区域,所述遮挡部封闭所述预设开口时,所述遮挡部遮挡所述测试区域。

　　[0010] 在一些实施例中,所述遮挡部通过滑动组件与所述治具本体形成滑动连接,

　　[001 1] 所述滑动组件包括滑轨和滑块,所述滑轨和所述滑块两者之一设置于所述治具本体,两者另一设置于所述遮挡部。

　　[0012] 在一些实施例中,所述遮挡部的背离所述治具本体的一侧设置纹理结构。

　　[0013] 在一些实施例中,所述待测试芯片包括多个预设区域,每个所述预设区域包括所述测试区域和过孔区域,

　　[0014] 所述过孔区域和所述测试区域在所述治具本体上的投影错开设置,所述治具本体覆盖所述过孔区域。

　　[0015] 在一些实施例中,在第一方向上,所述预设开口的长度小于或等于所述测试区域的长度,

　　[0016] 在第二方向上,所述预设开口的长度小于或等于所述测试区域的长度,

　　[0017] 其中,所述第二方向与所述第一方向垂直,且所述第一方向和所述第二方向均垂

　　[0018] 在一些实施例中,在第一方向上,所述预设开口的长度与所述测试区域的长度的差值为19.5μm,20.5μm,

　　[0019] 在第二方向上,所述预设开口的长度与所述测试区域的长度的差值为19.5μm,

　　[0022] 所述连接部设置于所述治具本体和所述支撑部之间,所述连接部连接所述治具本体和所述支撑部,

　　[0023] 其中,所述治具本体和所述支撑部之间形成容置空间,所述待测试芯片置于所述容置空间中。

　　[0024] 在一些实施例中,所述连接部的数量为三个时,三个所述连接部呈U型设置。

　　[0025] 在一些实施例中,所述连接部的数量为两个时,两个所述连接部呈L型设置,以分别在第一方向和第二方向上对所述待测试芯片进行限位,

　　[0026] 其中,所述第一方向和所述第二方向垂直,且均垂直于所述待测试芯片的厚度方向。

　　[0028] 本公开的第二方面,提供了一种半导体芯片的测试方法,所述测试方法包括,

　　[0030] 将所述半导体加工治具罩设于所述待测试芯片,所述半导体加工治具的多个预设开口暴露出所述待测试芯片的多个测试区域,

　　[0035] 根据所述测试区域的尺寸和排布,确定所述预设开口的尺寸和排布。

　　[0036] 在一些实施例中,所述半导体加工治具设置有遮挡部,所述测试方法还包括,

　　[0037] 获取待测试区域的位置,所述待测试区域为需要进行测试的所述测试区域,

　　[0038] 控制所述遮挡部开启与所述待测试区域对应的所述预设开口,封闭与非待测试区域对应的所述预设开口。

　　[0040] 将探针置入所述测试区域进行检测,所述探针与所述测试区域电连接。

　　[0041] 本公开提供的半导体加工治具及半导体芯片的测试方法中,通过在治具本体上设置多个预设开口,当治具本体罩设于待测试芯片时,多个预设开口能够将待测试芯片上的测试区域暴露出来,便于后道工艺中仅去除待测试芯片上的测试区域并进行测试,提高测试效率和准确性。

　　[0043] 并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例,并且与描述一起用于解释本公开实施例的原理。在这些附图中,类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例,而不是全部实施例。对于本领域技术人员来讲,在不付出创造性劳动的前提下,可以根据这些附图获得其他的附图。

　　[0044] 图1是根据一示例性实施例示出的罩设于待测试芯片上的半导体加工治具的示意图。

　　[0052] 图9是根据一示例性实施例示出的半导体芯片的测试方法的流程图。

　　[0061] 为使本公开实施例的目的、技术方案和优点更加清楚,下面将结合本公开实施例中的附图,对公开实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本公开一部分实施例,而不是全部的实施例。基于本公开中的实施例,本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本公开保护的范围。需要说明的是,在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互任意组合。

　　[0062] 在半导体芯片加工过程中,为保证半导体芯片的良率,通常需要对半导体芯片进行测试。

　　[0063] 随着半导体工艺的发展,半导体芯片的过孔(Via)逐渐变小从而无法插入探针,焊垫(Pad)具有较大的可扎入面积,但是焊垫上通常形成有一层钝化层,探针无法直接扎入。从而探针无法可靠地扎入半导体芯片对半导体芯片加电测试,影响测试结果。

　　[0064] 例如,完成RDL(Re‑distributed layer,重布线层)的芯片,RDL是将原来设计的芯片线路接点位置(I/O pad) ,通过晶圆级金属布线制程和凸块制程改变其接点位置,使芯片能适用于不同的封装形式。完成RDL的芯片在测试之前,需要先将重布线页

　　线层的方式通常为打磨(Polish) ,这导致芯片表面的钝化层厚度不均匀,进而在后续去除整层钝化层时会破坏一些布线,导致芯片损伤,产生成本浪费,和测试效率变低。

　　[0065] 为了有效改善半导体芯片测试过程中存在问题,本公开提供了一种半导体加工治具,应用于半导体芯片测试过程,半导体加工治具包括治具本体,治具本体罩设于待测试芯片,待测试芯片的表面覆盖钝化层,治具本体设置多个预设开口,多个预设开口暴露出待测试芯片的多个测试区域,测试区域为待测试芯片上需要去除钝化层并用于测试的区域。本公开中,通过在治具本体上设置多个预设开口,当治具本体罩设于待测试芯片时,多个预设开口能够将待测试芯片上的测试区域暴露出来,便于后道工艺中仅去除待测试芯片上的测试区域并进行测试,提高测试效率和准确性。

　　[0066] 根据本公开一示例性实施例,如图1所示,本公开实施例提供了一种半导体加工治具100,半导体加工治具100应用于半导体芯片测试过程。半导体测试包括芯片失效分析(FA) ,芯片失效分析能够对半导体芯片上的失效点定位,并结合芯片的原始设计情况判断芯片失效的机理,比如检测细微漏电,快速失效定位。可以使用光束诱导电阻变化(OBIRCH)功能与微光显微镜(EMMI)进行测试,光束诱导电阻变化(OBIRCH)功能与微光显微镜(EMMI)集成在一个检测系统,合称PEM(Photo Emission Microscope) ,两者互为补充,能够很好的应对绝大多数失效模式。

　　[0067] 需要说明的是,本公开实施例提供的半导体加工治具100,应用于芯片失效分析之前对待测试芯片200进行处理的过程,比如去除覆盖于待测试芯片200表面的钝化层(Passivation layer)的过程,以便于将探针(probe)与待测试芯片200的导电层进行电连接。

　　[0068] 本实施例中,如图1所示,半导体芯片包括治具本体10,治具本体10罩设于待测试芯片200的需要进行测试的一面,以对待测试芯片200的待测试面的一面提供保护(进行测试之前,需要对待测试芯片200进行处理) 。

　　[0069] 需要说明的是,治具本体10的形状可以根据待测试芯片200的形状选择。比如,当待测试芯片200的测试面为长方形轮廓时,治具本体10可以为长方体型,当待测试芯片200的测失眠为圆形时,治具本体10可以为圆柱型,只需保证治具本体10罩设于待测试芯片200时,治具本体10能够对待测试芯片200的关键位置起到保护作用即可。其中,半导体加工治具100可以是根据待测试芯片200的规格(长、宽、厚等参数)订制生产加工的。本公开实施例中不对治具尺寸过多限定,治具本体10的长度(图1中所示x方向)比如1100μm,宽度(图1中所示y方向)比如700μm,厚度(图1中所示z方向)比如200nm。

　　[0070] 本实施例中,如图1所示,治具本体10设置多个预设开口11 ,多个预设开口11与多个测试区域211对应设置。可以根据测试区域211选择设置预设开口11 ,包括预设开口11的形状、位置和数量等。

　　[0071] 当治具本体10罩设于待测试芯片200上时,多个预设开口11能够将待测试芯片200上的测试区域211暴露出来,测试区域211是待测试芯片200上用于测试的区域,在待测试芯片200进行测试之前,需要去除测试区域211上覆盖的钝化层,以便于将探针扎入测试区域211进行测试。治具本体10能够对待测试芯片200的除测试区域211外的其他区域进行覆盖,以避免去除钝化层时,待测试芯片200除测试区域211以外的其他区域的电路被损坏,保证待测试芯片200的完整性。需要说明的是,待测试芯片200的测试区域211比如芯片的焊垫

　　[0072] 本公开实施例中,通过在治具本体上设置多个预设开口,当治具本体罩设于待测试芯片时,多个预设开口能够将待测试芯片上的测试区域暴露出来,便于后道工艺中仅去除待测试芯片上的测试区域并进行测试,提高测试效率和准确性。

　　[0073] 在一个示例性实施例中,如图1所示,本实施例提供了一种半导体加工治具100,应用于半导体芯片测试过程,半导体加工治具100包括治具本体10,治具本体10罩设于待测试芯片200,待测试芯片200的表面覆盖钝化层,治具本体10设置多个预设开口11 ,多个预设开口11暴露出待测试芯片200的多个测试区域211 ,测试区域211为待测试芯片200上需要去除钝化层并用于测试的区域。

　　[0074] 本实施例中,如图7和图8所示,治具本体10设置有多个遮挡部12,遮挡部12能够相对治具本体10运动,以开启或封闭治具本体10上的预设开口11。多个遮挡部12与多个预设开口11对应设置,也即,多个遮挡部12的设置数量与预设开口11的设置数量相同,多个遮挡部12的设置位置与预设开口11的设置位置对应。

　　[0075] 参照图7和图8,遮挡部12开启预设开口11时,预设开口11能够暴露出测试区域

　　211,遮挡部12封闭预设开口11时,遮挡部12能够遮挡测试区域211,通过对每个遮挡部12单独控制,能够开启或封闭每个预设开口11。

　　[0076] 需要说明的是,通过在治具本体10设置遮挡部12,以暴露或者遮挡待测试芯片200上的测试区域211。其中,一些测试芯片需要进行多项测试,在不同的测试工艺中需要对不同数量、不同位置的测试区域211进行测试,比如,探针测试过程中,可以对所有测试区域211进行测试,比如在引线键合(Wire Bonding)测试过程中,需要对部分测试区域211进行测试。在治具本体10上设置遮挡部12,通过对遮挡部12进行调节,也可以使得同一个半导体加工治具100适用于多种不同规格的待测试芯片200,提升半导体加工治具100的泛用性,节省成本。

　　[0077] 在一个实施例中,如图8所示,遮挡部12通过滑动组件13与治具本体10形成滑动连接。参照图8,滑动组件13包括滑轨131和滑块132,滑块132与滑轨131滑动连接,其中,滑轨131可以设置于治具本体10上,滑块132可以设置于遮挡部12上。滑轨131也可以设置于遮挡部12上,当滑轨131设置于遮挡部12上时,滑块132设置于治具本体10上。

　　[0078] 在另一个实施例中(该实施例未在附图示出) ,遮挡部12可以相对治具本体10翻转,比如,可以在遮挡部12和治具本体10之间设置合页、铰链等结构。

　　[0079] 在又一个实施例中(该实施例未在附图示出) ,遮挡部12可以相对治具本体10旋转,比如,可以设置贯穿遮挡部12和治具本体10的转轴,转轴垂直于遮挡部12和治具本体10的厚度方向。

　　[0080] 参照图8,遮挡部12的背离治具本体10的一侧设置有纹理结构121 ,纹理结构121能够增大调节遮挡部12时的摩擦力,提升调节体验。

　　[0081] 在一个示例性实施例中,如图1所示,本实施例提供了一种半导体加工治具100,应用于半导体芯片测试过程,半导体加工治具100包括治具本体10,治具本体10罩设于待测试芯片200,待测试芯片200的表面覆盖钝化层,治具本体10设置多个预设开口11 ,多个预设开口11暴露出待测试芯片200的多个测试区域211 ,测试区域211为待测试芯片200上需要去除钝化层并用于测试的区域。

　　[0082] 本实施例中,如图2所示,待测试芯片200包括多个预设区域210,每个预设区域210包括测试区域211 (pad)和过孔区域212(Via) ,过孔区域212和测试区域211在治具本体10上的投影错开设置。当治具本体10罩设于待测试芯片200时,治具本体10的预设开口11仅暴露出测试区域211 ,而对过孔区域212进行覆盖。其中,随着半导体芯片尺寸的不断缩小,过孔区域212变的越来越小,导致探针无法进入过孔区域212,通过对过孔区域212进行覆盖,能够避免去除钝化层的过程中过孔区域212被损伤。本实施例提供的半导体加工治具100,还可以包括上述各个实施例中提供的半导体加工治具100的结构。

　　[0083] 在一个实施例中,如图1和图2所示,在第一方向(图1中所示x方向)上,预设开口11的长度小于或等于测试区域211的长度,在第二方向(图1中所示y方向)上,预设开口11的长度小于或等于测试区域211的长度。第一方向和第二方向互相垂直,并且第一方向和第二方向均垂直于治具本体10的厚度方向(图1中所示z方向) 。

　　[0084] 其中,预设开口11的几何中心通常与测试区域211的几何中心重合,以保证测试区域211暴露的钝化层能够被去除,并且还能够通过刻蚀气体的扩散作用,将测试区域211未暴露的钝化层去除,以避免出现刻蚀气体扩散导致测试区域211以外的钝化层被去除,提高处理后的待测试芯片200的良率,提升测试效果、节省成本。

　　[0085] 在一个示例中,参照图1和图2,当预设开口11的几何中心与测试区域211的几何中心重合时,可以将测试区域211的各个边偏移约10μm制作预设开口11。也即,在第一方向上,预设开口11的长度比测试区域211的长度短19.5μm,20.5μm,在第二方向上,预设开口11的长度比测试区域211的长度短19.5μm,20.5μm。

　　[0086] 在一个示例性实施例中,如图1所示,本实施例提供了一种半导体加工治具100,应用于半导体芯片测试过程,半导体加工治具100包括治具本体10,治具本体10罩设于待测试芯片200,待测试芯片200的表面覆盖钝化层,治具本体10设置多个预设开口11 ,多个预设开口11暴露出待测试芯片200的多个测试区域211 ,测试区域211为待测试芯片200上需要去除钝化层并用于测试的区域。

　　[0087] 本实施例中,如图3至图6所示,半导体加工治具100还包括支撑部20和连接部30。

　　[0088] 参照图3至图6,支撑部20与治具本体10相对设置,连接部30设置于治具本体10和支撑部20之间,连接部30用于连接治具本体10和支撑部20。治具本体10和支撑部20之间形成容置空间40,测试过程中,待测试芯片200容置于容置空间40中,待测试芯片200的需要去除钝化层的一面与治具本体10相对设置,治具本体10和支撑部20能够在待测试芯片200的厚度方向(图4中所示z方向)上进行限位,连接部30能够在第一方向(图4中所示x方向)和第二方向(图4中所示y方向)上对待测试芯片200进行限位。

　　[0089] 在一个示例中,参照图5和图6,连接部30可以设置两个,两个连接部30垂直设置(呈L型) ,其中一个连接部30能够在第一方向上对待测试芯片200进行限位,另一个连接部30能够在第二方向上对待测试芯片200进行限位。两个连接部30可以相连,也可以彼此分离。